هیمن رحیمی؛ هادی جهانی راد
چکیده
تراشه‌های سه‌بعدی در سال‌های اخیر به‌منزلۀ یک راه‌حل برای مجتمع‌سازی مدارهای الکترونیکی دیجیتال با اندازة بسیار بزرگ مطرح شده‌اند. در این تراشه‌ها چند لایة سیلیکونی روی هم قرار می‌گیرند که با ...
بیشتر
تراشه‌های سه‌بعدی در سال‌های اخیر به‌منزلۀ یک راه‌حل برای مجتمع‌سازی مدارهای الکترونیکی دیجیتال با اندازة بسیار بزرگ مطرح شده‌اند. در این تراشه‌ها چند لایة سیلیکونی روی هم قرار می‌گیرند که با یک واسط عایق از هم تفکیک شده‌اند. ارتباط بین لایه‌ها با اتصالات ویژه‌ای به نام TSV انجام می‌شود. اندازة TSVها بسیار بزرگ‌تر از اندازة گیت‌های منطقی است و همچنین، ساختن این نوع اتصالات بسیار پرهزینه است؛ بنابراین، ساختن تراشه‌های سه‌بعدی با شمار TSV کمتر، یکی از اهداف مهم در طراحی این تراشه‌هاست. پیاده‌سازی مدارهای منطقی دیجیتال روی تراشه‌های سه‌بعدی در سه مرحلة کلی انجام می‌شود؛ بخش‌بندی، جانشانی و مسیردهی. در این مقاله مرحلة بخش‌بندی و جانشانی با استفاده از الگوریتم فراابتکاری تبرید شبیه‌سازی‌شده یا SA انجام می‌شود که هدف اصلی این دو مرحله، کاهش تعداد TSVها و طول سیم به‌کاررفته در جانشانی بلوک‌های منطقی است. در این مقاله، یک نسخة بهبودیافته از الگوریتم مسیریاب توسعه داده شده است که به‌صورت کارا سیم‌بندی لازم برای اتصال ماجول‌ها را ایجاد می‌کند. نتایج شبیه‌سازی مدارهای معیار MCNC نشان می‌دهند روند طراحی ارائه‌شده نسبت به روش‌های پیشین، بسیار کاراتر است. در روش بخش‌بندی ارائه‌شده نسبت به روش FSA، TSVها به اندازة 15/6 درصد و زمان اجرا به میزان 79/27 درصد کاهش یافته‌اند. همچنین، در مقایسه با الگوریتم بخش‌بندی hMetis، به اندازة 78/9 درصد کاهش در تعداد TSV ایجاد شده است. این میزان بهبود در حالی است که الگوریتم پیشنهادی به میزان 73/31 درصد سریع‌تر عمل می‌کند.
