طراحی و بهینه‌سازی یک تمام جمع‌کنندۀ تقریبی مبتنی بر ترانزیستورهای نانولولۀ کربنی و بررسی کاربرد آن در پردازش تصویر دیجیتال

نویسندگان

گروه معماری کامپیوتر، دانشکده مهندسی کامپیوتر- دانشگاه اصفهان- اصفهان- ایران

10.22108/isee.2020.120390.1313

چکیده

با توجه به افزایش چشمگیر حجم داده‌های پردازشی و نیاز به سرعت بیشتر در پردازش آنها، به استفاده از روش‌های نوین در طراحی مدارهای دیجیتال توجه شده است. نظر به اهمیت مصرف توان در وسایل الکترونیکی، طراحی مدارهایی ضروری است که به کاهش مصرف توان، مساحت و نیز افزایش سرعت پردازنده‌ها منجر شود. استفاده از محاسبات تقریبی در کنار ترانزیستورهای نانولولۀ کربنی، یکی از روش‌های مطرح‌شده در این حوزه است. با توجه به اهمیت مدارهای جمع‌کننده در پردازنده‌های پردازش سیگنال دیجیتال، در این مقاله یک مدار تمام جمع‌کنندۀ تقریبی با استفاده از ترانزیستورهای CNTFET مدل استنفورد 32 نانومتر طراحی شده که ازنظر پارامترهای توان، تأخیر، حاصل‌ ضرب توان در تأخیر و تعداد ترانزیستورها بهینه‌سازی شده است. مقایسۀ این مدار با مدارهای پیشنهادشده در سال‌های اخیر با استفاده از نرم‌افزار HSPICE انجام شده است. نتایج نشان دادند تأخیر طرح پیشنهادی دارای کمترین مقدار با بهبود حداکثر 87% در معیار حاصل ضرب توان در تأخیر است. همچنین نتایج شبیه‌سازی در خازن‌های بار، ولتاژهای تغذیه و تغییرات فرآیندی نشان‌دهندۀ عملکرد پذیرفتنی طرح پیشنهادی در شرایط گوناگون است. برای بررسی بهتر عملکرد تمام جمع‌کنندۀ پیشنهادی از کاربرد پردازشی مقاوم به خطای جمع تصاویر در نرم‌افزار متلب استفاده شده است.

کلیدواژه‌ها


عنوان مقاله [English]

Design and optimization of an Approximate Full-adder Based on CNTFETs and its application in image processing

نویسندگان [English]

  • Mohammad Reza Reshadinezhad
  • Seyed Erfan Fatemieh
  • Zahra Davari Shalamzari
Faculty of Computer Engineering, University of Isfahan, Isfahan, Iran
چکیده [English]

Novel digital circuit design methods are vital due to the significant increase in data that requires fast processors. No doubt, power consumption is an essential factor in electronic devices. Hence, the design of low-power, area-efficient, and high-performance circuits is crucial. Approximate computing as a promising method for designing efficient circuits in addition to applying CNTFETs can be an excellent solution for the concerns mentioned above. In this article, according to the full adder’s importance in DSP processors, a new approximate full adder based on 32nm Stanford CNTFET model is proposed and optimized in terms of power consumption, delay, PDP, and the number of transistors. HSPICE is applied to compare this new design with state-of-art articles. The simulation results indicate that the proposed design has not only the least delay but also shows an 87% improvement in PDP achieved. Various simulations applying different load capacitors, supply voltages, and process variations demonstrate the acceptable functionality of proposed approximate full-adder in different situations. Image addition simulation using MATLAB is applied to assess the performance of the proposed design in a real error-resilient application.

کلیدواژه‌ها [English]

  • Approximate Computing
  • Carbon Nanotube Field Effect Transistors (CNTFETs)
  • Full-adder
  • Power Consumption

1- مقدمه[1]

در دنیای دیجیتال امروز، نیاز به پردازش‌های پیچیده‌تر و حجیم‌تر رو به افزایش است. بدیهی است این امر باعث افزایش زمان پردازش داده‌ها و توان مصرفی سیستم‌های پردازشی می‌شود. کاربردهایی چون پردازش سیگنال و تصویر، بینایی و یادگیری ماشین، ارتباطات بی‌سیم و ... هر روز در حال پیشرفت است و داده‌های بیشتری برای پردازش تولید می‌کنند. همچنین استفادۀ گسترده از وسایل الکترونیکی مبتنی بر باتری، اهمیت توان مصرفی را دو چندان کرده است؛ درنتیجۀ این موضوع، دنیای دیجیتال نیازمند پردازنده‌هایی با قدرت و سرعت پردازشی بالاست که توان مصرفی کمی داشته باشند.

افزایش فرکانس کاری پردازنده‌ها تا حدودی پاسخگوی نیاز پردازشی کاربردهای فعلی است؛ اما این امر به افزایش توان مصرفی مدار نیز منجر می‌شود [1]. استفاده از تکنیک‌هایی چون کاهش ولتاژ کاری، فرکانس سوییچینگ و ... راه‌حلی برای کاهش توان مصرفی است [1, 2]. هر یک از این تکنیک‌ها به ایجاد مشکلاتی ازقبیل افزایش جریان‌های نشتی، خازن‌های پارازیتی و ... منجر می‌شود [1, 2]. همچنین تمایل به کوچک‌سازی ترانزیستورهای سیلیکونی در حد نانومتر، مشکلاتی ازقبیل اثرات کانال کوتاه، کاهش کنترل گیت، افزایش نمایی جریان‌های نشتی، توان مصرفی و ... را به دنبال داشته است [3-5]؛ به همین دلیل، پژوهشگران این حوزه به دنبال یافتن جایگزینی مناسب برای این ترانزیستورها در ابعاد کوچک‌اند. از میان جایگزین‌های معرفی‌شده، ترانزیستورهای نانولولۀ کربنی، به دلیل شباهت‌های ساختاری و رفتاری به [1]CMOSها، گزینۀ مناسب‌تری هستند. ازجمله مزایای دیگر این ترانزیستورها عبارت‌اند از: توان مصرفی و مساحت کمتر، انتقال بالستیکی، جریان در حالت خاموش بسیار کم، تحریک‌پذیری یکسان نوع n و p، قابلیت تنظیم ولتاژ آستانه ازطریق ابعاد نانولوله‌ها و ... [4-8].

محاسبات تقریبی، روشی جدید برای کاهش مصرف توان همراه با کاهش مساحت در ازای کاهش متناسب دقت در محاسبات است [9]. برای استفاده از محاسبات تقریبی در سطح ترانزیستور روش‌های مختلفی چون VOS[2]، بازتعریف منطق تقریبی از منطق متداول و ... وجود دارد که بیشتر آنها با کاهش تعداد ترانزیستورها در مدار همراه است [10]. این امر باعث کاهش خازن‌های پارازیتی و درنتیجۀ آن، کاهش جریان‌های نشتی و توان سوییچینگ می‌شود. همچنین با کوتاه‌ترشدن مسیر بحرانی مدارها کارایی و سرعت مدار افزایش می‌یابد و امکان کاهش ولتاژ تغذیه نیز فراهم می‌شود [11]. همچنین کاهش مساحت به کاهش هزینه‌های ساخت و توان استاتیک مدار منجر می‌شود [12]. با توجه به اینکه در پردازنده‌های عمومی سهم دستورالعمل‌های محاسباتی در مقایسه با دستورات مراجعۀ به حافظه بسیار کم است، استفاده از محاسبات تقریبی مزیّت چشم‌گیری به دنبال نخواهد داشت [13]؛ اما در پردازنده‌های خاص‌منظوره مانند پردازنده‌های پردازش سیگنال دیجیتال، باعث بهبود محسوس عملکرد پردازنده خواهد شد [13]. به‌طور کلی استفاده از حساب تقریبی در کاربردهای مقاوم به خطا یک روش امیدوارکننده است [9]. منظور از کاربردهای مقاوم در برابر خطا، کاربردهایی است که ناتوانی انسان در تشخیص تفاوت میان نتیجۀ دقیق و تقریبی قابل لمس است یا در برابر نویز ورودی مقاوم‌اند [9]. یکی از رایج‌ترین این کاربردها پردازش تصاویر است.

عمل جمع، یکی از اصلی‌ترین اعمال محاسباتی در پردازنده‌هاست [3]. به این دلیل که امکان انجام سایر اعمال محاسباتی چون تفریق، ضرب، تقسیم، محاسبۀ آدرس و ... ازطریق آن وجود دارد [4, 14]؛ به همین دلیل طراحی کم‌توان، کوچک، سریع و کارای این مدار تأثیر بسزایی در بهبود عملکرد پردازنده‌ها دارد. هدف از این مقاله، ارائۀ یک تمام جمع‌کنندۀ تقریبی مبتنی بر ترانزیستورهای نانولولۀ کربنی با استفاده از تکنیک بازتعریف منطق تقریبی از منطق متداول است؛ به‌نحوی‌که ازنظر پارامترهای توان مصرفی، تأخیر و مساحت نسبت به برخی از طرح‌های ارائه‌شدۀ اخیر بهینه‌سازی شده باشد. همچنین خروجی‌های کاربرد پردازش تصویر نیز ازنظر معیارهای کیفیت تصاویر پذیرفتنی بوده و در طرح پیشنهادی پارامترهای دقت همچونER[3]وED[4] مقدار قابل قبولی داشته‌اند. منظور از پارامتر ER، نسبت تعداد حالت‌های نادرست به تعداد کل خروجی‌هاست. مقدار پارامتر ED نیز از قدرمطلق تفاضل مقدار تقریبی از مقدار دقیق به دست می‌آید [15]. درنهایت برای بررسی بهتر عملکرد جمع‌کنندۀ پیشنهادی، کاربرد آن در پردازش تصویر ازطریق معیارهای [5]PSNR، SSIM[6] و MSSIM[7] ارزیابی می‌شود که از روابط (1) تا (3) به دست می‌آیند [11, 16]. جزئیات این روابط در  [11, 16, 17]به‌طور کامل بررسی شده‌اند. تا به امروز، جمع‌کننده‌های تقریبی متنوعی در سطح ترانزیستور و در هر دو تکنولوژی CMOS و [8]CNTFET و در سطوح بالاتر معرفی‌ شده‌اند که برخی از آنها در ادامه بررسی می‌شوند.

(3)

 

 

یکی از شاخص‌ترین پژوهش‌ها در این حیطه در مرجع [13] انجام شده است. در این مقاله، چهار تمام جمع‌کنندۀ تقریبی در فناوری CMOS معرفی شده‌اند که برای طراحی آنها از روش بازتعریف منطق تقریبی از منطق متداول تمام جمع‌کنندۀ دقیق آینه [18] استفاده شده است. در هر چهار طرح پیشنهادی در این مقاله، خروجی‌ها فول‌سویینگ هستند. در طرح اول این مقاله، خروجی Sum در دو حالت از هشت حالت ممکن و خروجی Cout نیز تنها در یک حالت نادرست است. در طراحی این تمام جمع‌کننده،‌ از شانزده ترانزیستور استفاده شده و مسیر بحرانی آن شامل چهار ترانزیستور است. نکتۀ شایان ذکر اینکه در این مدار هر دو خروجی دارای منطق معکوس‌اند و این عاملی برای افزایش تعداد ترانزیستورهاست. در طرح دوم، تنها خروجی Sum تقریبی شده و در دو حالت از هشت حالت ممکن غلط است. در مسیر بحرانی این مدار سه ترانزیستور قرار دارد و خروجی‌های آن‌ نیز دارای منطق معکوس‌اند. هر دو خروجی طرح سوم دارای مقدار تقریبی بوده و خروجی Sum در پنج حالت و خروجی Cout در هفت حالت دقیق است. مسیر بحرانی این طرح‌ از سه ترانزیستور تشکیل شده و تنها منطق Coutمعکوس است. در طرح آخر نیز هر دو خروجی دارای مقدار تقریبی‌اند. در این مدار خروجی Sum دارای پنج حالت و خروجی Cout دارای شش حالت درست بوده و دارای منطق معکوس‌اند. تعداد ترانزیستورهای مسیر بحرانی این مدار برابر با چهار است. برای بررسی عملکرد مدارها در این مقاله، از فشرده‌سازی تصاویر و ویدیوها استفاده شده که یکی از کاربردهای پردازش سیگنال دیجیتال است و معیار PSNR آنها گزارش شده است.

در مرجع [11]، یک تمام جمع‌کنندۀ تقریبی در فناوری CNTFET ارائه شده که در آن خروجی Sum در دو حالت غلط و خروجی Cout در تمامی حالات درست است. وجود این ویژگی باعث جلوگیری از انتشار اشکال در جمع‌کننده‌های چندبیتی می‌شود. مسیر بحرانی این تمام جمع‌کننده شامل چهار ترانزیستور بوده و تنها خروجی Cout فول‌سویینگ است. برای بررسی مدار پیشنهادی در این مقاله از کاربرد تشخیص حرکت در تصویر استفاده شده است و تصاویر حاصل با استفاده از معیار PSNR ازنظر کیفیت تصویر بررسی شده‌اند. شکل (1) مدار پیشنهادی در این مقاله را نشان می‌دهد.

 

 

شکل (1)- تمام جمع‌کنندۀ تقریبی پیشنهادی در [11].

 

دو تمام جمع‌کنندۀ تقریبی با استفاده از منطق آستانۀ خازنی[9] و ترانزیستورهای CNTFET در  [6]معرفی شده‌اند که در شکل (2) الف و ب نشان داده شده‌اند. در هر دو مدار از سه خازن برای تولید تابع اقلیت استفاده شده است. تمام جمع‌کنندۀ تقریبی اول (شکل (2) - الف) دارای ده ترانزیستور است و در مسیر بحرانی آن سه ترانزیستور قرار دارد. خروجی Sum در پنج حالت و خروجی Coutدر تمامی حالات درست است. هر دو خروجی این مدار دارای عملکرد فول‌سویینگ هستند. طرح دوم (شکل (2) - ب) با ساده‌سازی و کاهش ترانزیستورهای تمام جمع‌کنندۀ اول طراحی شده و خروجی‌های آن ازنظر منطقی با طرح اول یکسان است؛ اما تنها خروجی Cout فول‌سویینگ است. این تمام جمع‌کننده دارای شش ترانزیستور بوده و دو ترانزیستور در مسیر بحرانی آن قرار گرفته است. در این مقاله نیز کاربرد تشخیص حرکت در تصویر برای ارزیابی کارایی تمام جمع‌کننده‌های پیشنهادی استفاده شده و کیفیت تصاویر ازطریق معیار PSNR بررسی شده است.

(1)

 

(2)

 

 

 

(الف)

 

(ب)

شکل (2)- تمام جمع‌کنندۀ تقریبی ارائه‌شده در [6]  الف) طرح 10 ترانزیستوری (10 TIFA) ب) طرح 6 ترانزیستوری (6 TIFA).

تمام جمع‌کنندۀ معرفی‌شده در  [19]با استفاده از دوازده ترانزیستور با هدف کاهش مصرف توان و نشتی در فناوری CNTFET ساخته شده است (شکل (3)). خروجی Cout در این تمام جمع‌کننده کاملاً دقیق است و خروجی Sum معکوس Cout است. بر همین اساس، خروجی Sum در دو حالت دارای مقدار نادرست است. مسیر بحرانی این مدار شامل چهار ترانزیستور است. عملکرد تمام جمع‌کنندۀ فوق ازطریق کاربرد تشخیص حرکت در تصویر، بررسی و خروجی تصویر نیز با معیار PSNR ارزیابی شده است.

ادامۀ این مقاله به‌صورت زیر سازمان‌دهی شده است: در بخش دوم، ویژگی‌های ترانزیستورهای نانولولۀ کربنی مرور می‌شود. در بخش سوم، طرح پیشنهادی به‌طور کامل توضیح داده شده و در بخش چهارم، نتایج شبیه‌سازی و مقایسۀ پارامترهای مختلف با طرح‌های اخیر بیان می‌شود. درنهایت جمع‌بندی مقاله در بخش پنجم آورده شده است.

 

 

شکل (3)- تمام جمع‌کنندۀ تقریبی پیشنهادی در [19].

 

2-  ترانزیستورهای نانولولۀ کربنی

همان‌طور که در بخش قبل بیان شد به دلیل مشکلات استفاده از ترانزیستورهای سیلیکونی در ابعاد نانو و مزیّت‌های ترانزیستورهای نانولولۀ کربنی، احتمال استفاده از این ترانزیستورها در مدارهای دیجیتال آینده به جای ترانزیستورهای سیلیکونی وجود دارد؛ برای مثال، می‌توان به ساخت و طراحی یک پردازندۀ شانزده بیتی مبتنی بر این تکنولوژی در دانشگاه MIT در سال 2019 اشاره کرد [20].  اصلی‌ترین تفاوت ساختار این ترانزیستورها و ترانزیستورهای سیلیکونی، وجود نانولوله‌ها در بین سورس و درین آنهاست که از چرخش یک صفحۀ گرافنی حول یک محور مشخص ایجاد شده‌اند. این محور مشخص با نام بردار کایرال شناخته می‌شود و ازطریق ضرب دو عدد صحیح در بردارهای یکۀ  و  به‌ دست می‌آید که در رابطۀ (4) نشان داده شده است [4]. نکتۀ درخور توجه در رابطۀ (4) این است که اگر تفاضل n1 و n2 ضریب صحیحی از 3 باشد، نانولولۀ ساخته‌شده دارای خاصیت فلزی است و امکان ساخت ترانزیستور ازطریق آن وجود ندارد [7].

(4)

 

 

براساس رابطۀ (4)، مقادیر n1 و n2 نوع نانولوله را مشخص می‌کنند. اگر یکی از این دو مقدار برابر صفر باشد، نانولوله از نوع زیگزاگ خواهد بود. در صورتی ‌که مقدار n1 و n2 برابر باشد، از نوع دسته‌صندلی و در غیر این دو حالت، از نوع کایرال است [4].

یکی از مهم‌ترین ویژگی‌های این ترانزیستورها، قابلیت تنظیم ولتاژ آستانۀ آنها ازطریق ابعاد نانولوله است. رابطۀ (5)، این ویژگی را نشان می‌دهد [10]. ترانزیستورهای نوع p با مقدار کمتر از ولتاژ آستانه روشن بوده و نوع n با این مقدار خاموش است. همچنین ولتاژ آستانۀ ترانزیستورهای نوع p همچون ترانزیستورهای سیلیکونی دارای مقدار منفی است. ابعاد نانولوله نیز ازطریق ضرایب بردار کایرال براساس رابطۀ (6) کنترل‌پذیرند [10]. وجود همین ویژگی در این ترانزیستورها توجه‌ها را به سمت استفاده از آنها در کاربردهایی چون محاسبات تقریبی و منطق‌های چندمقداره معطوف کرده است.

 

(5)

 

(6)

 

 

3- طرح پیشنهادی

همان‌طور که در بخش پیشین اشاره شد جمع‌کننده‌ها اصلی‌ترین واحد محاسباتی در پردازنده‌های پردازش سیگنال دیجیتال هستند. بر همین اساس، در این پژوهش یک تمام جمع‌کنندۀ تقریبی مبتنی بر ترانزیستورهای CNTFET و با استفاده از روش بازتعریف منطق تقریبی از منطق متداول ارائه شده است. هدف اصلی از طراحی این تمام‌ جمع‌کننده، بهینه‌سازی آن ازنظر تأخیر، توان مصرفی و مساحت است. جدول (1) نشان‌دهندۀ جدول درستی تمام جمع‌کنندۀ دقیق و مدار پیشنهادی است.

 

جدول (1)- جدول درستی تمام جمع‌کنندۀ دقیق و پیشنهادی.

Proposed Cout

Proposed Sum

Exact Cout

Exact Sum

Cin

B

A

0✓

1✕

0

0

0

0

0

0✓

1✓

0

1

1

0

0

0✓

1✓

0

1

0

1

0

0✕

1✕

1

0

1

1

0

0✓

1✓

0

1

0

0

1

1✓

0✓

1

0

1

0

1

1✓

0✓

1

0

0

1

1

1✓

0✕

1

1

1

1

1

 

در این جدول حالت‌های درست با علامت ✓ و حالت‌های نادرست با علامت ✕ مشخص شده‌اند. بر اساس این جدول، خروجی Cout تنها در یک حالت و خروجی Sum در سه حالت نادرست است؛ بنابراین، مقدار پارامتر ED در مدار پیشنهادی برابر 3 بوده و پارامتر ER برای خروجی Sum برابر با 0.375 و برای خروجی Cout برابر با 125/0 است. با استفاده از جدول (1)، رابطۀ (7) برای محاسبۀ مقدار دقیق Cout به‌ دست می‌آید. با تغییر مقادیر دقیق به‌صورت نشان داده ‌شده در ستون آخر جدول (1)، مولفۀ BC از رابطۀ (7) حذف می‌شود و رابطۀ (8) به دست می‌آید.

(7)

 

(8)

 

 

در نظر گرفتن خروجی‌ها به این صورت باعث می‌شود تنها یک انتقال سوییچینگ هنگام تغییر ورودی از 100 به 101 رخ دهد که به بهینه‌سازی مصرف توان منجر خواهد شد. همچنین با توجه به اینکه مقدار خروجی Sum معکوس خروجی Cout است، این نکته دربارۀ آن نیز صادق است. براساس توضیحات ارائه‌شده، مدار تمام جمع‌کنندۀ تقریبی به‌صورت نشان داده‌‌ شده در شکل (4) پیشنهاد شده است. با توجه به این شکل، مسیر بحرانی خروجی Cout شامل دو ترانزیستور و خروجی Sum شامل سه ترانزیستور است و عملکرد آن به این صورت توضیح داده می‌شود.

در حالتی که ورودی A برابر با صفر باشد، ترانزیستورهای T2 و T3 روشن می‌شوند و خروجی Cout را صفر می‌کنند. پس از آن، با روشن‌شدن ترانزیستور T8، خروجی Sum نیز برابر یک می‌شود. در حالتی که مقدار ورودی A یک و B صفر باشد، ترانزیستورهای T6 و T7 روشن می‌شوند و مقدار ورودی Cin در Cout قرار می‌گیرد. همچنین با توجه به مقدار ورودی Cin، در هنگام صفربودن آن ترانزیستور T8 و در هنگام یک‌شدن آن، ترانزیستور T9 روشن می‌شوند و منطق Sum را می‌سازند. در دو حالت دیگر نیز با روشن‌شدن ترانزیستورهای T4، T5 و T9 منطق نهایی Cout و Sum ساخته می‌شود.

در این تمام جمع‌کنندۀ تقریبی خروجی Sumفول‌سویینگ است؛ ولی خروجی Coutفول‌سویینگ نیست.

 

شکل (4)- تمام جمع‌کنندۀ تقریبی پیشنهادی

 

4- نتایج شبیه‌سازی

شبیه‌سازی مدار پیشنهادی و برخی از تمام جمع‌کننده‌های تقریبی ارائه‌شده تا کنون با استفاده از ابزار HSPICE و تکنولوژی 32 نانومتر CNTFET مدل استنفورد انجام شده‌اند [21]. شبیه‌سازی‌ها در دمای 27 درجۀ سانتی‌گراد، فرکانس 2 گیگاهرتز، ولتاژ تغذیه 0.9 ولت با استفاده از خازن بار 0.7 فمتوفاراد انجام شده‌اند. دلیل انتخاب این مقدار برای خازن بار این است که بیشتر برای بررسی راه‌اندازی بار از[10] FO4استفاده می‌شود. برای شبیه‌سازی عادلانه و رعایت عدالت در اعمال ورودی به مدارها، از بافر در ورودی استفاده شده و خروجی آنها به تمام جمع‌کننده‌های تقریبی اعمال شده است. برای تحلیل دقیق مدارها، تمامی 56 حالت ممکن در تمام جمع‌کننده به تمام جمع‌کننده‌های تقریبی در نظر گرفته شده اعمال شده‌اند و پارامترهای توان مصرفی، تأخیر و PDP نیز بر این اساس محاسبه شده‌اند. شکل موج خروجی مدار پیشنهادی در مقایسه با سایر منابع [6, 11, 19] در شکل (5) نشان داده شده است. برای انتخاب تعداد نانولوله‌ها و تنظیم قطر آنها باید با توجه به ولتاژ گرهها و براساس راه‌اندازی ترانزیستورهای نانولولۀ کربنی این مقادیر انتخاب شوند. با توجه به اینکه در مقالات [6, 11] نویسندگان برای شبیه‌سازی مدارهای خود و به ‌دست آوردن نتایج مطلوب، ترانزیستورهایی که منطق قوی را عبور می‌دهند، با تعداد تیوب 3 و 19n1= و ترانزیستورهایی که منطق ضعیف را عبور می‌دهند، با تعداد تیوب 10 و 73n1= در نظر گرفته‌اند، در این مقاله نیز برای یکسان‌بودن شرایط مقایسه و رعایت عدالت در شرایط ترانزیستورها، برای ترانزیستورهایی که منطق قوی را عبور می‌دهند، از تعداد تیوب 3 و 19n1= و ترانزیستورهای عبوری که منطق ضعیف را عبور می‌دهند، به مانند مقالات [6, 11] از تعداد تیوب 10 و 73n1= استفاده شده است. در [19] برای به ‌دست آوردن نتایج بهینه، تعداد تیوب‌ها 3 و 17n1= در نظر گرفته شده است؛ بنابراین، برای در نظر گرفتن شرایط شبیه‌سازی ایدئال آنها، مدارهای پیشنهادی آنها در همین سایزینگ بررسی شده‌‌اند. نتایج شبیه‌سازی در جدول (2) گزارش شده‌اند.

 

 

جدول (2) نتایج شبیه‌سازی مدارهای تمام جمع‌کنندۀ تقریبی.

تعداد ترانزیستورها

ER, Cout

ER, Sum

ED

PDP

 

تأخیر

 

توان

 

جمع‌کننده

9

125/0

375/0

3

3.798

2.948

1.288

ارائه شده

12

0

25/0

2

6.112

5.945

028/1

[19]

12

0

25/0

2

5.348

3.772

1.417

[11]

10

0

375/0

3

29.62

6.037

4.907

10TIFA, [6]

6

0

375/0

3

23.48

4.961

4.733

6 TIFA, [16]

                 

 

 

 

جدول (2) نتایج شبیه‌سازی مدارهای تمام جمع‌کنندۀ تقریبی.

تعداد ترانزیستورها

ER, Cout

ER, Sum

ED

PDP

 

تأخیر

 

توان

 

جمع‌کننده

9

125/0

375/0

3

3.798

2.948

1.288

ارائه شده

12

0

25/0

2

6.112

5.945

028/1

[19]

12

0

25/0

2

5.348

3.772

1.417

[11]

10

0

375/0

3

29.62

6.037

4.907

10TIFA, [6]

6

0

375/0

3

23.48

4.961

4.733

6 TIFA, [16]

                 

 

 

شکل (5)- شکل موج خروجی مدار پیشنهادی و سایر منابع [6, 11, 19].

 

با توجه به جدول (2)، هدف بهینه‌سازی تأخیر به‌درستی محقق شده و مقدار آن در طرح پیشنهادی نسبت به همۀ طرح‌های مقایسه‌شده کمتر است. هدف دیگر، کاهش توان مصرفی در تمام جمع‌کنندۀ پیشنهادی بوده است که این هدف تا حد زیادی به ‌دست آمده است و تنها یک طرح [19] نسبت به طرح پیشنهادی و به میزان 20% توان مصرفی کمتری دارد و این در حالی است که تأخیر و تعداد ترانزیستورهای آن به‌ترتیب 50% و 25% بیشتر است.  این امور به ایجاد بهبود حداکثر 87% در پارامتر [xi]PDP نسبت به طرح‌های ارائه‌شده در  [6] منجر شده است. همچنین بهبود پارامترهای تأخیر و توان نیز نسبت به [11] و [19] بهبود 29% و 38% در PDP را به دنبال داشته است. همچنین بهینه‌سازی ازنظر تعداد ترانزیستورهای استفاده‌شده نیز انجام گرفته و مقدار آن نسبت به همۀ منابع به‌جز طرح دوم منبع [6] کمتر شده است. برای بررسی بهتر عملکرد مدار پیشنهادی و در نظر گرفتن شرایط ساخت و عملکردی مختلف، شبیه‌سازی‌های متفاوتی در خازن‌های بار 2 تا 32 فمتو فاراد، ولتاژهای تغذیۀ 0.3 تا 0.9 ولت و تغییرات فرآیندی براساس تمام حالات جدول درستی مدارهای در نظر گرفته شده انجام شده است. تحلیل گذرای مونت کارلو با توزیع گائوسی 5%± تا 15%± و سطح تغییرات بر  روی تعداد نانولوله‌ها و قطر نانولوله‌ها انجام شده است. این تحلیل به‌منظور در نظر گرفتن شرایط مختلف ساخت در 30 گام انجام شده است که نتایج آن در شکل (6) نشان داده شده‌اند. بر اساس این شکل، مدار پیشنهادی با تأثیر از تغییرات فرآیندی و خطاهای ساخت دارای عملکرد پایدار و درستی است. گفتنی است تحلیل مونت کارلو برای مدار پیشنهادی در [19] با شکست مواجه شد. مقادیر مختلف توان، تأخیر و PDP با تأثیر از تغییرات خازن بار و ولتاژ تغذیه در شکل (7) نشان داده شده‌اند. براساس شکل ((7) - ب) مقدار تأخیر مدار پیشنهادی در ولتاژهای تغذیۀ مختلف همواره کمتر است؛ اما توان آن نسبت به طرح‌ پیشنهادی در[19]  بیشتر شده است. نتایج شبیه‌سازی نشان می‌دهند مقدار تأخیر مدار پیشنهادی در خازن‌های بار مختلف نسبت به هر دو طرح ارائه‌شده در [6] بیشتر بوده است؛ اما توان مصرفی آن همواره کمتر است. در همۀ موارد مقدار PDP مدار پیشنهادی کمتر از سایر منابع است. با توجه به شکل‌های (7) د-ز، مقدار خازن بار تنها تا 8 فمتوفاراد تغییر کرده است؛ به دلیل اینکه مدار ارائه‌شده در [19] تنها تا این مقدار خازن بار را راه‌اندازی می‌کند و با مقادیر بزرگ‌تر از کار می‌افتد. در میان سایر منابع نیز  [11]تا 14 فمتوفاراد را راه‌اندازی می‌کند و بقیۀ مدارها ازجمله مدار پیشنهادی تا 32 فمتوفاراد به‌درستی کار می‌کنند. دربارۀ ولتاژ تغذیه نیز مدار پیشنهادی، مدار اول ارائه‌شده در [6] (10TIFA) و تمام جمع‌کنندۀ تقریبی پیشنهادی در [11] با مقدار 0.3 ولت و مدار دوم منبع [6] (6TIFA) با مقدار 0.35 ولت و بالاتر کار می‌کنند. این در حالی است که مدار پیشنهادی در  [19]از ولتاژ 0.4 ولت عمل کرده است و بنابراین، نتایج شبیه‌سازی از این مقدار ولتاژ گزارش شده‌اند.

 

 

 

   

(الف)

(ب)

شکل (6)- نتایج تغییرات فرآیندی تحت‌ تأثیر الف) تعداد نانولوله‌ها (مقیاس لگاریتمی)؛ ب) قطر نانولوله‌ها (مقیاس عادی).

 

 

   

(الف)

(ب)

   

(ج)

(د)

   

(ه)

(ز)

شکل (7)- نتایج شبیه‌سازی مدارهای بررسی‌شدۀ [6, 11, 19] و مدار پیشنهادی. الف تا ج) ولتاژهای تغذیه مختلف. د تا ز) خازن‌های بار مختلف.

 

 

برای بررسی تأثیر معیارهای دقت در کنار پارامترهای تحلیل مدار، یک معیار جدید با نام[12] PDAEDP بررسی می‌شود که حاصل ضرب  توان، تأخیر، تعداد ترانزیستورها (مساحت) و ED است. این معیار برای مدار پیشنهادی و مدارهای بررسی‌شده در جدول (3) گزارش شده است؛ مدار پیشنهادی دارای کمترین مقدار است.

 

جدول (3) نتایج معیار ترکیبی پیشنهادشده‌ برای تمام جمع‌کننده‌ها‌ی تقریبی.

PDAEDP

PDP

 

تعداد ترانزیستور

ED

جمع کننده

102.546

3.798

9

3

ارائه شده

146.688

6.112

12

2

[19]

128.352

5.348

12

2

[11]

888.6

29.62

10

3

10 TIFA, [6]

422.64

23.48

6

3

6 TIFA, [6]

 

بررسی عملکرد مدار پیشنهادی در کاربرد پردازش تصویر جمع تصاویر، با استفاده از جمع‌کنندۀ انتشار رقم نقلی هشت بیتی در نرم‌افزار متلب انجام شده است. به ‌همین منظور، شبیه‌سازی‌های مختلفی با تغییر تعداد تمام جمع‌کننده‌های دقیق در این جمع‌کنندۀ هشت بیتی انجام شده‌اند. اندازۀ تصاویر ورودی 256✕256 پیکسل است و تصاویر خروجی با معیارهای کیفیت تصویر PSNR، SSIM و MSSIMارزیابی شده‌اند که در جدول (4) گزارش شده‌اند و شکل (8) نتایج تصویری آن را نشان می‌دهد. براساس این معیارها، عملکرد مدار پیشنهادی نسبت به طرح‌های ارائه‌شده در  [6]بهتر است و  [11]و [19] با تفاوت کمی بهتر از مدار پیشنهادی‌اند. این امر به دلیل دقیق‌بودن خروجی cout در این منابع است. نکتۀ شایان توجه در این جدول این است که به دلیل یکسان‌بودن منطق‌های به کار برده‌ شده در  [19]و  [11]یا هر دو طرح [6]، نتایج معیارهای پردازش تصویر برای هر دوی آنها یکسان شده‌اند.

برای بررسی دقت مدار جمع‌کنندۀ پیشنهادی در ساختار جمع‌کنندۀ ریپل 8 بیتی که 3 جمع‌کنندۀ پرارزش دقیق و 5 جمع‌کنندۀ دیگر تقریبی‌اند، تمام 65536 حالت جمع اعداد 8 بیتی در متلب شبیه‌سازی شده‌اند و پارامترهای [13]MED (میانگین مقادیر ED) و NMED[14] (مقدار نرمالایزشدۀ MED) محاسبه شده‌اند. نتایج به‌دست‌آمده در جدول (5) گزارش شده‌اند. بر اساس نتایج به ‌دست‌آمده از معیارهای تحلیل خطای ED و ER و نتایج معیارهای کیفیت تصاویر گزارش‌شده در جدول (4) و براساس معیارهای MED و NMED، تمام جمع‌کنندۀ تقریبی پیشنهادی در ساختارهای محاسباتی بزرگ نیز کارا هستند و خطای اعمال‌شده به محاسبات در کاربردهای مقاوم به خطا پذیرفتنی است.

 

جدول (4)- معیارهای ارزیابی تصویر در مدار جمع‌کنندۀ هشت بیتی.

MSSIM

SSIM

PSNR

جمع کننده

پنج تمام جمع‌کنندۀ پرارزش دقیق.

99/0

989/0

52/44

پیشنهادی

991/0

991/0

14/45

[11, 19]

991/0

991/0

36/41

[6]

چهار تمام جمع‌کنندۀ پرارزش دقیق.

964/0

963/0

83/38

پیشنهادی

970/0

970/0

47/39

[11, 19]

972/0

972/0

77/35

[6]

سه تمام جمع‌کنندۀ پرارزش دقیق.

891/0

89/0

64/32

پیشنهادی

914/0

912/0

77/33

[11, 19]

914/0

913/0

37/30

[6]

 

جدول (5) نتایج معیارهای MED و NMED برای تمام‌جمع‌کننده‌های تقریبی بررسی‌شده و پیشنهادی.

 

NMED

MED

جمع‌کننده

 

0.01736

8.855

ارائه‌شده

 

0.01446

7.376

[19]

 

0.01446

7.376

[11]

 

0.02401

12.25

10 TIFA, [6]

 

0.02401

12.25

6 TIFA, [6]

 

             

 

5- جمع‌بندی

در سال‌های اخیر، افزایش زمان پردازش و توان مصرفی سیستم‌ها به دلیل افزایش حجم داده‌ها و برنامه‌ها، یکی از مشکلات سیستم‌های دیجیتال بوده است؛ به‌ همین دلیل به‌کارگیری روش‌هایی برای بهبود این پارامترها بسیار شایان توجه است. استفاده از روش‌های تقریبی در کاربردهایی که تاحدی تحمل‌پذیر خطا هستند، در کنار ترانزیستورهای CNTFET که دارای توان مصرفی کمتر و سرعت بیشتری نسبت به ترانزیستورهای ماسفت هستند، عملکرد پردازنده‌های خاص‌منظوره چون [15]DSP‌ها را بهبود می‌بخشد. همچنین اهمیت جمع‌کننده‌ها در پردازنده‌های DSP، پژوهشگران را بر آن داشته است تا به طراحی کاراتر این مدار بپردازند. بر اساس این، در مقالۀ حاضر یک تمام جمع‌کنندۀ تقریبی مبتنی بر ترانزیستورهای نانولولۀ کربنی با هدف بهینه‌سازی مساحت، تأخیر و توان مصرفی معرفی شده است. شبیه‌سازی‌های این طرح در نرم‌افزار HSPICE، بهبود حداکثر 87% را در پارامتر PDP نسبت به طرح اول ارائه‌شده در [6] نشان می‌دهد که عمدتاً ناشی از کاهش مصرف توان است. به‌منظور بررسی بهتر عملکرد مدارها، شبیه‌سازی‌های متفاوتی با تأثیر از تغییر خازن‌های بار مختلف، ولتاژهای تغذیه و تغییرات فرآیندی انجام شده‌اند که نشان‌دهندۀ عملکرد پایدار و صحیح مدار پیشنهادی است. همچنین نتایج جمع تصاویر با استفاده از نرم‌افزار متلب، کارایی این طرح را در این کاربرد نشان می‌دهد.

 

 

 

(ج)                                                                 (ب)                                                                    (الف)

 


                          (ز)                                                                   (ه)                                                                        (د)

 

شکل (8)- نتایج پردازش تصویر. الف و ب) تصاویر ابتدایی؛ ج) تصویر حاصل از جمع دقیق؛ د) تصویر حاصل از جمع‌کننده‌های پیشنهادی در  [11, 19]ه)  [6]ز)مدار پیشنهادی.

 



[1] تاریخ ارسال مقاله: 24/09/1398

تاریخ پذیرش مقاله: 24/01/1399

نام نویسندۀ مسئول: محمدرضا رشادی‌نژاد

نشانی نویسندۀ مسئول: ایران - اصفهان - دانشگاه اصفهان - دانشکده مهندسی کامپیوتر - گروه معماری کامپیوتر



[1] Complementary Metal Oxide Semiconductor

[2] Voltage Over Scaling

[3] Error Rate

[4] Error Distance

[5] Peak Signal to Noise Ratio

[6] Structural Similarity Index

[7] Mean SSIM

[8] Carbon Nano-Tube Field Effect Transistor

[9] Capacitive Threshold Logic

[10] Fan-Out of four

[xi] Power Delay Product

[12] Power Delay Area ED Product

[13]Mean Error Distance

[14] Normalized Mean Error Distance

[15] Digital Signal Processing

N. H. E. West, D. Harris, CMOS VLSI design: a circuits and systems perspective. 2015: Pearson Education India.

[2] G. Yeap, G., Practical Low Power Digital Design, Sec. 1.6, pp. 20-22, ed. 1. 1998, New York: Springer Science, Business Media.

[3] M. R. Reshadinezhad, M. H. Moaiyeri, and K. Navi, An Energy-Efficient Full Adder Cell Using CNFET Technology. IEICE transactions on electronics, Vol. 95, No. 4, pp. 744-751,  2012.

[4] H. T. Tari, A. D. Zarandi, and M. R. Reshadinezhad, Design of a high performance CNTFET-based full adder cell applicable in: Carry ripple, carry select and carry skip adders. Microelectronic Engineering, Vol. 215, pp. 110980, 2019.

[5] A. Doostaregan, and A. Abrishamifar, A New Method for Design of CNFET-Based Quaternary Circuits. Circuits, Systems, and Signal Processing, Vol. 38, No. 6, pp. 2588-2606, 2019.

[6] R. Ataie, A. S. E. Zarandi, and Y. S. Mehrabani, An Efficient inexact Full Adder cell design in CNFET technology with high-PSNR for image processing. International Journal of Electronics, Vol. 106, No. 6, pp. 928-944, 2019.

[7] S. A. Ebrahimi, M. R. Reshadinezhad, A. Bohlooli, et al., Efficient CNTFET-based design of quaternary logic gates and arithmetic circuits. Microelectronics Journal, Vol. 100, No. 53, pp. 156-166, 2016.

[8] E. Roosta, and S. A. Hosseini, A Novel Multiplexer-Based Quaternary Full Adder in Nanoelectronics. Circuits, Systems, and Signal Processing, 2019.

[9] S. Reda, M. Shafique, Approximate Circuits: Metedologies and CAD. Springer, 2018.

[10] S. S. Farahani, and M. R. Reshadinezhad, A new twelve-transistor approximate 4:2 compressor in CNTFET technology. International Journal of Electronics, Vol. 106, No. 5, pp. 691-706,  2019.

[11] Y. S. Mehrabani, R. F. Mirzaee, Z. Zareei, et al., A Novel High-Speed, Low-Power CNTFET-Based Inexact Full Adder Cell for Image Processing Application of Motion Detector. Journal of Circuits, Systems and computers, Vol. 26, No. 5, pp. 1750082, 2016.

[12] H. Sadat, S. Parameswaran, Special session: hardware approximate computing: howm why, when and where, in International Conference on Compilers, Architectures and Synthesis For Embeded Systems (CASES). pp. 1-2, 2017.

[13] V. Gupta, D. Mohapatra, A. Raghunathan, et al., Low-Power Digital Signal Processing Using Approximate Adders. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Vol. 32, No. 1, pp. 124-137, 2013.

[14] G. H. Bin Talib, A. H. El-Maleh, and S. M. Sait, Design of Fault Tolerant Adders: A Review. Arabian Journal for Science and Engineering, Vol. 43, No. 12, pp. 6667-6692, 2018.

[15] I. Qiqieh, R. Shafik, G. Taravneh, et al., Energy-efficient approximate multiplier design using bit significance-driven logic compression. in Design, Automation & Test in Europe Conference & Exhibition (DATE), 2017.

[16] Z. Wang, Z., A. C. Bovik, H. R. Sheikh, et al., Image quality assessment: from error visibility to structural similarity. IEEE transactions on image processing, Vol. 13, No. 4, pp. 600-612, 2004.

[17] P. Premaratne, and M. Premaratne, Image similarity index based on moment invariants of approximation level of discrete wavelet transform. Electronics letters, Vol. 48, No. 23, pp. 1465-1467, 2012.

[18] J. Rabaey, Digital integrated circuits: a design perspective. 1996: Englewood Cliffs, N.J. : Prentice Hall, 1996.

[19] C. Goyal, J. S. Ubhi, and B. Raj, A low leakage TGCNTFETbased inexact full adder for low power image processing applications. International Journal of Circuit Theory and Applications, Vol. 47, No. 9, pp. 1446-1458, 2019.

[20] G. Hills, C. Lau, A. Wright, et al., Modern microprocessor built from complementary carbon nanotube transistors. Nature, Vol. 572, No. 7771, pp. 595-602, 2019.

[21] Stanford University CNFET model Website: Stanford University, S., CA.Available: http://nano.stanford.edu/model.php?id=23, accessed April 2012