طراحی یک آشکارساز مجتمع فاز-فرکانس با توان و تاخیر بهینه، با استفاده از الگوریتم بهینه‌سازی ازدحام ذرات

نوع مقاله: مقاله علمی فارسی

نویسندگان

1 دانشجوی دکتری، دانشکده مهندسی برق وکامپیوتر- دانشگاه بیرجند- بیرجند- ایران

2 دانشیار گروه مهندسی الکترونیک، دانشکده مهندسی برق و کامپیوتر- دانشگاه بیرجند- بیرجند- ایران

چکیده

چکیده: کاربرد وسیع حلقه‏های قفل شونده فاز در انواع مدارهای مخابراتی و الکترونیکی و چند منظوره بودن این مدارها، سبب شده است که طراحی بهینه آن‏ها مورد توجه پژوهشگران قرار گیرد. بی تردید توان مصرفی پایین و تاخیر کمتر از مهم‏ترین اهدافی است که در طراحی حلقه‏های قفل شونده فاز به آن پرداخته می‏شود. در این تحقیق، فرآیند طراحی و بهینه‏سازی عملکرد حلقه‌های قفل شونده فاز در سطح مدارهای مجتمع، با استفاده از الگوریتم بهینه‏سازی ازدحام ذرات پیشنهاد شده است. در روش پیشنهاد شده، به جای آزمایش‏ و شبیه‏سازی‏های مکرر و مبتنی بر روش سعی و خطا برای دست‏یابی به پارامترهای مطلوب در یک مدار مجتمع آشکارساز فاز- فرکانس، متغیرهای تاثیرگذار در عملکرد آن (که بیشتر ابعاد ترانزیستورها هستند)، به الگوریتم ازدحام ذرات ارایه و فرآیند بهینه‏سازی با این الگوریتم محقق می‏شود. نتایج به دست آمده گویای توانایی قابل توجه این روش ابتکاری در یافتن ترانزیستورهایی با بهترین ابعاد برای دست‏یابی به توان مصرفی و تاخیر بهینه، در مقایسه با روش‏های معمول طراحی است. اگرچه نتایج این تحقیق به شکل مصداقی برای آشکارساز مجتمع فاز- فرکانس ارایه شده است، اما نتایج مناسب به دست آمده، قابلیت روش ارایه شده را برای طراحی سایر مدارهای مجتمع کاربردی نشان می‏دهد.

کلیدواژه‌ها


عنوان مقاله [English]

Design of an integrated phase frequency detector with optimal power consumption and delay by using particle swarm optimization algorithm

نویسندگان [English]

  • zeinab pourtaheri 1
  • seyed hamid zahiri 2
1 phd student birjand university, Iran
2 Associate Professor birjand university, Iran
چکیده [English]

here is a growing interest in the optimal design of the phase locked loops, because these circuits are widely used in communication and electronic circuits. Undoubtedly the most important objectives in designing PLLs (phase locked loops) are low power consumption and low delay. In this paper, the process of designing and the optimization of PFD (one of the main part in PLLs) are proposed by using particle swarm optimization (PSO) algorithm. In the proposed method, instead of carrying out the frequent experiments and simulations based on trial and error to achieve the desired parameters of the phase frequency detector, effective variables are sent to the PSO algorithm and optimization process is done by this algorithm. The results show a remarkable ability of this heuristic method to find transistors sizing for optimal power consumption and delay.

کلیدواژه‌ها [English]

  • phase frequency detector
  • particle swarm optimization algorithm
  • delay of integrated circuits
  • power consumption of integrated circuits

حلقه‏های قفل شونده فاز، به طور گسترده در ریزپردازنده‏ها، پردازش‏گر‏های سیگنال دیجیتال و سیستم‌های ارتباطی به‏کار می‏روند. هدف پژوهش‏های جدید مرتبط با حلقه‏های قفل شونده فاز، رسیدن به فرآیند قفل سریع‏تر، جیتر کمتر، توان کمتر و فرکانس کاری بالاتر بوده است [1]. حلقه قفل شونده فاز، یک سیستم فیدبکی است که سیگنال مرجع را می‏گیرد و با استفاده از مسیر فیدبک، عملیات کنترلی را انجام می‏دهد تا سیگنال خروجی از لحاظ فاز و فرکانس با سیگنال مرجع هم‏زمان شود. در این حالت، حلقه قفل شونده فاز در وضعیت قفل قرار دارد. سیگنال خروجی اسیلاتور، به طور پیوسته بررسی می‏شود و در صورت بروز اختلاف فاز و فرکانس بین این سیگنال و سیگنال مرجع، سیگنال خطایی تولید می‏شود تا اسیلاتور به حالت هم‏زمانی با سیگنال مرجع برگردد. این سیگنال خطا توسط آشکارساز فاز- فرکانس تولید شده و به اسیلاتور (که می‏تواند با ولتاژ یا جریان کنترل شود) منتقل می‏شود تا اسیلاتور بتواند بر اساس آن، سیگنال خروجی خود را تنظیم کند.

مداری که بتواند هم اختلاف فاز و هم اختلاف فرکانس را آشکار کند، بسیار مفید است؛ زیرا گستره قفل و سرعت قفل کردن حلقه قفل شونده فاز را افزایش می‏دهد. آشکارساز فاز- فرکانس بلوکی است که اختلاف فاز و فرکانس ورودی‏هایش را آشکار می‏کند و دنباله‏ای از پالس‌های Up و Down تولید می‌کند.

در این مقاله، به منظور بهینه‏سازی توان مصرفی و زمان تاخیر، سایزبندی عنصر‏های به‏کار رفته در مدار آشکارسازفاز- فرکانس پیشنهادی با استفاده از الگوریتم‏های ابتکاری انجام می‏شود؛ برای رسیدن به این هدف از الگوریتم بهینه‏سازی ازدحام ذرات استفاده شده است.

پس از مشخص شدن توپولوژی و طرح اولیه، مرحله سایزبندی عنصر‏ها پیش رو است که بیشتر فرآیندی کند، خسته کننده و تکرار شونده است و میزان موفقیت آن به دانش، فراست و تجربه طراح بستگی دارد [2]. اما در نهایت هیچ تضمینی برای بهینه بودن ساختار به دست آمده وجود ندارد.

در مرجع [3]، آشکارساز فاز- فرکانس مورد بررسی در این مقاله به عنوان یک آشکارساز توان پایین مطرح شد که در آن، سایزبندی ترانزیستورها با روش سعی و خطا انجام شده است. در این تحقیق، روش طراحی خودکار آشکارساز فاز- فرکانس با استفاده از الگوریتم بهینه‏سازی ازدحام ذرات پیشنهاد شده است. در واقع سایزبندی ترانزیستورها به نحوی انجام شده است که مدار از لحاظ توان مصرفی و زمان تاخیر در وضعیت بهینه قرار گیرد.

در ادامه این مقاله، ابتدا در بخش 2 ساختار آشکارساز فاز- فرکانس پیشنهادی را بررسی می‏کنیم، سپس، در بخش 3 الگوریتم بهینه‏سازی ازدحام ذرات مرور می‏شود. در بخش4 نحوه‏ بهینه‏سازی توان مصرفی و زمان تاخیر توسط الگوریتم بهینه‏سازی ازدحام ذرات ارایه می‏شود. در بخش‏های 5 و 6 به تحلیل نتایج پرداخته می شود. در نهایت، بخش 7 این مقاله به نتیجه‏گیری اختصاص داده شده است.

 

1- ساختار آشکارساز فاز- فرکانس پیشنهادی

شکل (1) ساختار آشکارساز فاز- فرکانس پیشنهادی را نشان می‏دهد. این آشکارساز، دو سیگنال کلاک ورودی دارد: Fref یا سیگنال مرجع، Fback یا سیگنال فیدبک که از خروجی اسیلاتور می‏آید. هم‏چنین دو سیگنال خروجی Up و Down دارد. یک آشکارساز فاز– فرکانس، اختلاف بین ورودی‏هایش را بررسی می‏کند و با توجه به فاز و فرکانس سیگنال‏های ورودی، خروجی‏های Up و Down را تولید می‏کند. سیگنال Up نشان می‏دهد که سیگنال فیدبک از سیگنال مرجع عقب افتاده و در نهایت باعث می‏شود که اسیلاتور، فرکانس خود را افزایش دهد تا با سیگنال مرجع، هم‏زمان شود و سیگنال Down به این معنی است که سیگنال فیدبک از سیگنال مرجع پیش افتاده و اسیلاتور باید فرکانس خود را کاهش دهد[3].

لبه بالارونده سیگنال مرجع، تغییری در U و D ایجاد نمی‏کند، اما لبه بالارونده سیگنال فیدبک، U و D را از صفر به یک می‏برد. از طرف دیگر با رسیدن لبه پایین رونده سیگنال مرجع، سیگنال D از یک به صفر می‏رود و لبه پایین رونده سیگنال فیدبک باعث می‏شود که U از یک به صفر برود. به عبارت دیگر، U مستقل از تغییرات سیگنال مرجع است و فقط با لبه بالارونده سیگنال فیدبک، یک و با لبه پایین رونده آن، صفر می‏شود. به همین دلیل برای به دست آوردن خروجی U از مسیری استفاده شده که سیگنال فیدبک را به تاخیر می‏اندازد (چهار وارونگر). لبه بالارونده سیگنال D تحت تاثیر لبه بالارونده سیگنال فیدبک و لبه پایین رونده آن تحت تاثیر لبه پایین رونده سیگنال مرجع است[3].

 

 

شکل (1): ساختار آشکارساز فاز- فرکانس پیشنهادی به همراه مدار داخلی گیت‏های وارونگر و NAND

 

 

نمودار زمانی مربوط به عملکرد این آشکارساز فاز- فرکانس در شکل‏های (2) و (3) نشان داده شده است. همان‌طور که این نمودارها نشان می‏دهند، خروجی‌های میانی D و U سیگنال‏هایی هستند که لبه بالارونده آن‏ها هم‌زمان است (چون هر دو تحت تاثیر لبه بالارونده سیگنال فیدبک قرار دارند). اما، لبه پایین رونده آنها متفاوت است (به جز حالت قفل، که دو سیگنال ورودی، فاز و فرکانس برابر دارند). برای مشخص شدن اختلاف بین لبه‏های پایین رونده دو سیگنال فوق، از قسمت انتهایی مدار شکل (1) استفاده شده که سیگنال‏های U و D به عنوان ورودی این قسمت به‏کار می‏روند و در نهایت، دو خروجی Up و Down تولید می‏شوند. در آن واحد فقط، روی یکی از خروجی‏های Up و Down پالس ایجاد می‏شود و دیگری صفر است.

اگر سیگنال فیدبک از مرجع پیش بی افتد، اختلاف سیگنال‏های U و D روی خروجی Down ظاهر می‏شود؛ یعنی فرکانس اسیلاتور باید کاهش یابد. ایجاد پالس روی Up نشان می‏دهد سیگنال فیدبک از مرجع، عقب افتاده و اسیلاتور باید فرکانس خود را افزایش دهد. در نهایت، زمانی که دو سیگنال مرجع و فیدبک با هم برابر باشند، خروجی‏های Up و Down هر دو در وضعیت صفر قرار می‏گیرند. شکل‏های (2) و (3) و جدول (1) اصول کاری آشکارساز فاز- فرکانس پیشنهادی را نشان می‏دهند.

شایان ذکر است که در شکل (1)، زنجیره‏ی وارونگرها مسیر تاخیری را ایجاد می‏کند. همچنین برای پیاده‏سازی گیت NAND از منطق CMOS مکمل استفاده شده که روشی ساده، مستحکم و مطمئن برای پیاده‏سازی گیت‏های منطقی است. البته این گیت‏ها با افزایش ورودی دچار مشکلاتی می‏شوند اما با توجه به اینکه در این مقاله از گیت NAND با دو ورودی استفاده شده، می‏توان با اطمینان گیت NAND را به صورت CMOS مکمل پیاده‏سازی کرد و از مزایای این منطق بهره برد.

 

جدول (1): سه حالت خروجی آشکارساز فاز – فرکانس پیشنهادی

وضعیت

Upسیگنال

Downسیگنال

سیگنال فیدبک از سیگنال مرجع، عقب افتاده است.

1

0

سیگنال فیدبک از سیگنال مرجع، پیش افتاده است.

0

1

سیگنال فیدبک و سیگنال مرجع با هم برابرند.

0

0

 

 

 

شکل(2): سیگنال فیدبک از سیگنال مرجع پیش افتاده است.

 

 

شکل (3): فاز و فرکانس سیگنال فیدبک و سیگنال مرجع با هم برابرند.

 

2- الگوریتم بهینه‌سازی ازدحام ذرات

الگوریتم بهینه‏سازی ازدحام ذرات (PSO) یکی از مهم‌ترین الگوریتم‏های بهینه‏سازی هوشمند است که در حوزه هوش ازدحامی (Swarm Intelligence) جای می‌گیرد. این الگوریتم، توسط جیمز کندی و راسل سی ابرهارت در سال ۱۹۹۵ معرفی شد، و با الهام از رفتار اجتماعی حیواناتی چون ماهی‏ها و پرندگان که در گروه‏هایی کوچک و بزرگ کنار هم زندگی می‏کنند، طراحی شده است.

الگوریتم ازدحام ذرات، یک الگوریتم بهینه‏سازی تقلیدی از رفتارهای جوامع جانوری در پردازش دانش جامعه است. این الگوریتم از دو زمینه ریشه گرفته است؛ نخست زندگی مصنوعی (مانند دسته‏ی پرندگان، ماهی‏ها) و دوم محاسبات تکاملی[4]. مبنای توسعه الگوریتم PSO این است که جواب‏های ممکن در یک مسئله بهینه‏سازی به شکل پرندگانی بدون حجم و خصوصیات کیفی در نظر گرفته می‏شوند که از آنان به عنوان ذرات یاد می‏شود. این پرندگان در یک فضای n بعدی پرواز کرده و مسیر حرکت خود در فضای جستجو را بر اساس تجارب گذشته خود و همسایگان‏شان تغییر می‏دهند [5].

در دسته‏ای متشکل از N ذره، موقعیت ذره iام تحت تاثیر یک بردار مکانی n بعدی مطابق معادله (1) قرار دارد.

 

(1)

 

 

که در آن S فضای جستجو است.

این ذره، هم‏چنین دارای یک بردار سرعت به شکل معادله (2) است.

(2)

 

 

بهترین موقعیت قبلی به دست آمده برای ذره iام، با استفاده از معادله (3) نمایش داده می‏شود.

 

(3)

 

 

در نهایت، موقعیت جدید ذرات با استفاده از معادلات (4) و (5) به دست می‏آید.

(4)

 

(5)

 

 

در این معادلات:

ω: ضریب اینرسی

g: شاخص به کار رفته برای ذره‏ای که بهترین موقعیت را دارد.

t: نشان دهنده تعداد تکرار

c1: ضریب یادگیری شخصی

c2: ضریب یادگیری جمعی

 و r1 و r2: اعدادتصادفی در بازه [1 0] است.

سرعت هر یک از ذرات دارای مقدار حداکثری است که توسط کاربر تعیین می‏شود[5].

شایان ذکر است که از الگوریتم ازدحام ذرات در حوزه‏های مختلفی استفاده شده که برای مثال می‏توان به پژوهش‏های انجام شده در مراجع [6] تا [8] اشاره کرد.

 

3- نحوه استفاده از الگوریتم ازدحام ذرات جهت بهینه‏سازی توان مصرفی و زمان تاخیر

اکنون که توپولوژی مدار مشخص شده، قرار است با استفاده از الگوریتم بهینه‏سازی ازدحام ذرات، توان مصرفی و زمان تاخیر مدار در وضعیت بهینه قرار گیرد.

هنگام استفاده از الگوریتم بهینه‏سازی ازدحام ذرات توجه به دو مسئله‏ مهم دارای اهمیت است: نحوه‏ بیان ذره و تابع برازندگی [9].

 

3-1-   تعریف ذرات

ابعاد هر ذره توسط تعداد ترانزیستورها مشخص می‌شود، البته باید به این نکته توجه داشت که مدار آشکارساز فاز- فرکانس پیشنهادی 40 ترانزیستور دارد اما با توجه به توپولوژی، کافی است سایز 14 ترانزیستور مشخص شود (در این صورت بقیه‏ سایزها مشخص می‌شود)؛ در واقع این مدار شامل 12 وارونگر و دو گیت NAND است و هنگام نوشتن فایل .sp مربوطه، این دو گیت در دو زیرمدار جداگانه تعریف می‏شوند و در مواردی که به این گیت‏ها نیاز باشد، از فراخوانی زیرمدارها استفاده می‏شود. بنابراین، برای کل وارنگرهای موجود در مدار فقط کافی است که دو ترانزیستور سایزدهی شوند، همچنین به سایز چهار ترانزیستور برای مجموعه دو گیت NAND نیاز است که با هشت ترانزیستور باقی‏مانده در مدار، کافی است سایز 14 ترانزیستور مشخص شود. بنابراین، ابعاد ذره هم 14 است.

از آنجا که طول ترانزیستورها ثابت و برابر با مقدار تکنولوژی (65 نانومتر) است، فقط عرض ترانزیستورها توسط این روش مشخص می‏شود. بنابراین، ذره iام به شکل معادله (6) مشخص می‏شود که در آن W بیانگر عرض ترانزیستور است.

(6)

 

 

3-2-   تعریف تابع برازندگی

همان‏طور که اشاره شد، مسأله‏ مهم دیگری که باید مد نظر قرار گیرد، تابع برازندگی است که باید به طور مناسبی تعریف شود. در واقع ارزیابی ذرات جمعیت از طریق محاسبه‏ مقدار تابع هدف (برازندگی) انجام می‏شود. کاهش توان مصرفی آشکارساز فاز- فرکانس، هدف اولیه‏ این تحقیق بوده اما از آنجا که کاهش توان مصرفی می‏تواند باعث افزایش زمان تاخیر مدار شود، زمان تاخیر هم در تابع هدف لحاظ شده و برای تابع برازندگی (Fitness) یک رابطه به شکل معادله (7) تعریف می‏شود تا مصالحه‏ای بین توان مصرفی (power) و زمان تاخیر (delay) مدار ایجاد شود و هدف، یافتن مقدار بهینه برای این تابع است. شایان ذکر است که در این تعریف، برای توان مصرفی و تاخیر، تاثیر یکسانی در نظر گرفته شده و به همین دلیل برای هر دو، ضریب 5/0 لحاظ شده است.

(7)

 

 

3-3-   مراحل انجام کار

روش بهینه‏سازی در این مدار بر پایه‏ی استفاده هم‏زمان از Matlab و Hspice می‏باشد و شامل مراحل زیر است:

مقداردهی اولیه و تصادفی سایز ترانزیستورها (عرض ترانزیستور)

وارد کردن سایزهای پیشنهادی به فایل .sp

شبیه‏سازی مدار مورد نظر توسط Hspice و با توجه به سایزهای پیشنهاد شده

استخراج مقدار خروجی (توان مصرفی و زمان تاخیر) حاصل از شبیه‏سازی توسط Matlab

اعمال فرآیند بهینه‏سازی توسط الگوریتم PSO

محاسبه اندازه‏های جدید برای تکرارهای بعدی الگوریتم

 

4- نتایج شبیه‌سازی

برای شبیه‏سازی مدار آشکارسازفاز- فرکانس، شاخص‏ها و متغیرهای الگوریتم بهینه‏سازی ازدحام ذرات به شکل زیر در نظر گرفته شده‏اند:

دامنه تغییرات عرض ترانزیستور: 65 نانومتر تا 250 نانومتر

ضریب اینرسی اولیه: 7298/0

ضریب یادگیری شخصی و جمعی: 4962/1

جمعیت: 15

تعداد تکرارها: 50

در هر تکرار ضریب اینرسی توسط معادله (8) بروزرسانی می‏شود:

(8)

 

 

که در آن T تعداد کل تکرارها و  ضریب اینرسی اولیه است.

نتایج حاصل از شبیه‏سازی (مقدار تاخیر و مقدار بهینه به دست آمده برای تابع هدف) در جدول (2) نشان داده شده و با نتایج حاصل از روش دستی مقایسه شده است.

همان‏طور که جدول (2) نشان می‏دهد استفاده از الگوریتم بهینه‏سازی ازدحام ذرات برای سایزبندی ترانزیستورها، موجب بهینه شدن مدار حاصل از لحاظ توان مصرفی و تاخیر می‏شود (ایجاد مصالحه بین توان مصرفی و تاخیر) و تفاوت چشم‏گیری بین نتایج حاصل از این روش و روش سایزبندی دستی وجود دارد.

نسبت بهترین عرض‏های به دست آمده به طول ترانزیستورها در فرکانس‏های مختلف با استفاده از روش جدید و روش دستی در جدول (3) نشان داده شده است. اندیس‏های نسبت داده شده، شماره ترانزیستور مربوطه را نشان می‏دهد که شماره‏گذاری ترانزیستورها در شکل (1) مشخص شده است.

 

5- نتایج مقایسه‌ای

از دیرباز تلاش‏های زیاد با رویکردهای متفاوت دیگری با هدف بهبود عملکرد آشکارسازفاز- فرکانس انجام شده است. از این میان می‏توان به پژوهش‏های ارایه شده در مراجع [10] و [11] اشاره کرد. برای مثال در مرجع [11] سعی شده که عملکرد آشکارساز فاز- فرکانس با فرکانس 500 مگاهرتز در تکنولوژی 130 نانومتر با استفاده از منطق CMOS پویا بهبود یابد.

در این بخش برای مقایسه روش پیشنهادی با سایر روش‏ها (مرجع[11])، عملیات بهینه‏سازی مدار آشکارسازفاز-فرکانس در فرکانس 500 مگاهرتز و تکنولوژی 130نانومتر انجام شده و همچنین برای قابل مقایسه بودن نتایج به دست آمده با نتایج مرجع یاد شده، فقط توان مصرفی مدار بهینه شده است. در این حالت، دامنه تغییرات عرض ترانزیستور از 130 نانومتر تا 500 نانومتر در نظر گرفته شده است. جدول (4) برای مقایسه‏ نتایج حاصل از روش پیشنهادی با روش‏های یاد شده در مرجع [11] ارایه شده است. نتایج نشان می‏دهد که با به‏کارگیری روش پیشنهادی این تحقیق، می‏توان به توان مصرفی کمتری دست یافت.

 

 

جدول (2): مقایسه نتایج حاصل از سایزبندی عنصر‏های آشکارساز فاز-فرکانس با استفاده از روش پیشنهادی و روش دستی

درصد بهبود تابع هدف

تابع هدف با روش جدید

تابع هدف با روش دستی

تاخیر با روش جدید

تاخیر با روش دستی

فرکانس (MHz)

5/89

*1

*549/9

*197/4

*879/3

50

9/82

*2

*173/1

*379/9

*879/3

100

4/45

*1

*833/1

*685/9

*879/3

250

 

جدول(3): بهترین عرض‏های به دست آمده در فرکانس‏های مختلف

روش دستی

250

100

50

فرکانس(مگاهرتز)

 

 

2

62/2

19/3

39/2

 

2

91/1

35/2

3/3

 

1

95/2

27/2

75/2

 

1

08/2

68/2

45/1

 

2

31/1

07/1

61/2

 

1

6/3

3/3

8/1

 

1

89/1

87/2

48/2

 

2

78/2

24/2

43/3

 

2

59/2

18/2

23/2

 

2

98/2

74/3

34/2

 

2

92/2

15/2

21/3

 

1

49/2

64/1

14/2

 

1

2

62/2

91/1

 

1

15/3

97/2

25/2

 

 

 

جدول (4): نتایج مقایسه‏ای بین روش پیشنهادی و روش‏های مرجع [11] در تکنولوژی 130 نانومتر

توان مصرفی روش پیشنهادی

توان مصرفی روش دوم مرجع [8]

توان مصرفی روش اول مرجع [8]

فرکانس (MHz)

*10

*5/10

*9/15

500

 

 

6- جمع‏بندی و نتیجه‏گیری

در این مقاله، روشی برای طراحی بهینه یک آشکارساز فاز- فرکانس با دو تابع هدف توان مصرفی و تاخیر ارایه شد. روش ارایه شده که مبتنی بر الگوریتم PSO است، با یافتن بهترین ابعاد برای ترانزیستورهای موجود در ساختار آشکارساز فاز- قرکانس، به بهینه‏سازی تابع هدف تجمیعی متشکل از میزان توان مصرفی و تاخیر با اوزان یکسان اقدام می‏نماید. نتایج به دست آمده بهبود چشم‏گیری در میزان تابع هدف (45 تا 89 درصد) نشان می‏دهد که خود گویای عملکرد موثر و در خور توجه روش پیشنهادی است. اگرچه روش ارایه شده برای طراحی بهینه آشکارسازهای فاز- فرکانس مجتمع گزارش شده است، اما الگوریتم پیشنهادی با کمی تغییر می‏تواند در طراحی سایر ماژول‏های مدارهای مجتمع به کار گرفته شود. استفاده از روش‏های بهینه‏سازی چندهدفه مانند MOPSO و محاسبه جبهه پَرتو و همچنین دخالت دادن سایر اهداف مطلوب در عملکرد یک مدار مجتمع از جمله موضوع‏های مربوط به پژوهش‏های آینده و مرتبط با این زمینه به شمار می‏رود.

 

[1] Hu W., Chunglen L. and Wang X., “Fast frequency acquisition phase-frequency detector with zero blind zone in PLL”, electronic letters, Vol.43, No.19, pp.1-2, 2007.

[2]   Dehbashian M., Zahiri S.H., “A Novel Optimization Tool for Automated Design of Integrated Circuits based on MOSGA”, Computational Intelligence in Electrical Engineering, Vol.2, No.3, pp.17-34, 2011.

[3]   Pourtaheri Z., Saneei M. and Pourmahyabadi M., “Design of Phase Frequency Detector for Low Power and High Frequency Phase-Locked Loops”, 17th Annual CSI Computer Conference, Sharif University of Technology, pp.317-321, 2012.

[4] Clerc M. and Kennedy J., “The particle swarm –explosion, stability and convergence in a multidimensional complex space”, IEEE Transactions on Evolutionary Computation, pp. 58-73, 2002.

[5] Kashefi A., pourmousavi S.A. and Jahanbani A., “Training of Multi-Layer Neural Networks Using Particle Swarm Optimization Algorithm”, First Joint Congress on Fuzzy and Intelligent Systems, Ferdowsi University of Mashhad, 2007.

[6] Sedighinav M., Soleimani A. and Khosravi H., “Feature Reduction Using Binary PSO towards Recognition of Farsi Handwritten Digits”, Computational Intelligence in Electrical Engineering, Vol.5, No.1, pp.57-68, 2014.

[7] Ebadian M., Aboli R. and Farshad M., “Using a New Developed Version of Particle Swarm Optimization Algorithm for the Economic – Security Optimal Management of Reactive Power in Power Systems”, Computational Intelligence in Electrical Engineering, Vol.2, No.2, pp.67-80, 2011.

[8] Amoozegar M. and Eftekhari M., “Automatic Model-Based Software Performance Optimization Based on MOPSO”, Computational Intelligence in Electrical Engineering, Vol.2, No.2, pp.1-11, 2011.

[9] Rania C. and Deepa S.N., “PSO with Mutation for Fuzzy Classifier Design”, Procedia Computer Science, pp.307-313, 2010.

[10]           Lee G. B., Chan P. K. and Siek L., “A CMOS Phase Frequency Detector for Charge Pump Phase-Locked Loop”, 42nd Midwest Symposium on Circuits and Systems, pp.601-604, 1999.

[11]           Zhang, Cheng, and Marek Syrzycki. “Modifications of a Dynamic-Logic Phase Frequency Detector for extended detection range”, 53rd International Midwest Symposium on Circuits and Systems (MWSCAS), 2010.